<strong>作者：Glenn Morita</strong>
<strong>简介</strong>
噪声对高性能模拟电路设计人员来说是一个极其重要的参数。对高速时钟、模数转换器 (ADC)、数模转换器(DAC)、电压控制振荡器(VCO)和锁相环(PLL)来说尤其如此。降低输出电压噪声的关键是保持交流闭环增益接近单位增益，且不影响交流性能和直流闭环增益。
本应用笔记描述如何用简单的RC网络降低可调低压差稳压器(LDO)的输出噪声。我们将提供针对多个LDO的实验数据，以展示这一简单电路技术的有效性。尽管降噪(NR)是本应用笔记的重点，但同时一些测试数据也展示了降噪对电源抑制比(PSRR)和瞬变负载响应的影响。
<a href="http://adi.eetrend.com/files/2018-05/wen_zhang_/100011757-41651-1329cn…; style="color:red;">详文请阅：面向可调低压差稳压器的降噪网络</a>
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