抗干扰

<strong>作者：Michael Hoskins</strong>

<strong>简介</strong>

采样保持 (THA) 输出噪声有两个关键噪声分量：采样噪声和输出缓冲放大器噪声。本应用笔记探讨这两个分量。

<strong>采样噪声分量</strong>

噪声的第一个分量是采样过程中产生的采样噪声，它用外差法将THA的前端噪声转化到频域的每个奈奎斯特区间中。整个前端带宽产生的噪声是在每个时域样本中捕获，然后将该噪声大致均匀地分布在每个奈奎斯特区间上。此噪声由前端热噪声和采样抖动噪声组成，无法被滤除，除非在输出端使用低通滤波器转折频率来显著降低奈奎斯特带宽。通常不使用这种滤波，因为它会损坏时钟速率所提供的可用带宽，并导致输出波形的建立时间性能降低。

<strong>输出缓冲放大器噪声分量</strong>

"有些信号虽然您不需要，但经常会进入系统中；这些信号称为“噪声”，我们必须了解并处理好噪声，才能成功地实现系统设计。这些噪声信号源于外部（“外部噪声”）和内部电路器件（“内部噪声”），它们具有各种特性，可以对它们进行计算并予以补偿。ADIsimPLL™是一款锁相环(PLL)电路设计和评估工具，可以协助用户评估和设计RF系统并对系统进行故障排除。该工具支持ADI公司的PLL频率合成器系列。

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开关电源几乎用于所有电子设备中。它们由于尺寸小、成本低和效率高而具有极高的价值，但是，它们最大的缺点就是高开关瞬态导致高输出噪声。这个缺点使它们无法用于以线性稳压器供电为主的高性能模拟电路中。

实践证明，在很多应用中，经过适当滤波的开关转换器可以代替线性稳压器从而产生低噪声电源。哪怕在要求极低噪声电源的苛刻应用中，上游电源树的某个地方也有可能存在开关电路。因此，有必要设计经过优化和阻尼处理的多级滤波器，来消除开关电源转换器的输出噪声。此外，了解滤波器设计如何影响开关电源转换器的补偿也很重要。

本文示例电路将采用升压转换器，但结果可以直接应用于任意DC-DC转换器。图1所示为升压转换器在恒定电流模式(CCM)下的基本波形。

<strong>简介</strong>

同步检波器可提取淹没在噪底内的小信号，用于进行各种物理量测量，例如极小的电阻、明亮背景下的光吸收或反射量，或者存在于高噪声电平下的应变。

在很多系统中，随着频率趋近于零，噪声会不断增加。例如，运算放大器具有1/f 噪声，而光学测量易受因环境光条件变化而产生的噪声影响。在远离低频噪声处进行的测量可提高信噪比，从而可检测到较弱信号。例如，将光源调制到几千赫兹有助于测量原本会淹没在噪底内的反射光。图1 显示了调制技术如何恢复原本低于噪底的信号。

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<strong>Kazim Peker和Altug Oz ADI公司</strong>

<strong>摘要</strong>

在各种应用中（从通信基础设施到仪器仪表），对系统带宽和分辨率的更高要求促进了将多个数据转换器以阵列形式连接的需求。设计人员必须找到低噪声、高精度解决方案，才能为使用普通JESD204B串行数据转换器接口的大型数据转换器阵列提供时钟和同步。时钟生成器件包含抖动衰减功能、内部VCO以及各种输出和很多同步管理功能，现已问世，它能解决这个系统问题。然而，在很多实际应用中，数据转换器阵列所需的大量时钟已经超出了单个IC元件所能提供的极限。设计人员经常试图连接多个时钟生成和时钟分配元件，从而创建丰富的时钟树。

本文提供一个关于如何构建灵活可编程时钟扩展网络的真实案例，它不仅具有出色的相位噪声/抖动性能，还可将所需的同步信息从时钟树的第一个器件传递至最后一个器件，同时提供确定性控制。

在所有器件特性中，噪声可能是一个特别具有挑战性、难以掌握的设计课题。这些挑战常常导致一些道听途说的设计规则，并且开发中要反复试错。本文将解决相位噪声问题，目标是通过量化分析来阐明如何围绕高速数模转换器中的相位噪声贡献进行设计。本文旨在获得一种"一次成功"的设计方法，即设计不多不少，刚好满足相位噪声要求。

从一块白板开始，首先将DAC视作一个模块。噪声可能来自内部，因为任何实际元器件都会产生某种噪声；也可能来自外部噪声源。外部噪声源可通过DAC的任何外部的任何外部任意连接，包括电源、时钟和数字接口等，进入其中。图1显示了这些可能性。下面将对每一种可能的噪声嫌疑对象分别进行研究，以了解其重要性。

<strong>作者：Rob Reeder ADI公司</strong>

<strong>引言</strong>

本文介绍最常见的外部噪声源以及它们如何影响高速信号链的总动态系统性能，另外给出了一些模拟和数字小技巧，可用来改善您下一款设计的信噪比(SNR)。

<strong>简介</strong>

高速模拟信号链的设计可能非常具有挑战性，因为有如此多的噪声源需加以考虑。无论频率为高速(>10 MHz)或低速，转换器都应视为高速混频器，从而所有输入引脚——无论它们pin信号的类型如何(比如模拟、时钟或电源)——都能让这些pin脚的噪声引入到输出频谱。

转换器受限于工艺水平会有特定的底噪，其取决于内部节点和偏置。大部分情况下，高速ADC采用0.18 µCMOS设计，这意味着模拟电源(AVDD)为+1.8 V。这种趋势会持续扩大周边其它驱动模拟输入和时钟的支持器件极限，导致转换器产生偏压。

<strong>Kevin M. Tompsett 高级应用工程师 ADI公司</strong>

最近，开关电源几乎用于所有电子设备中。它们由于尺寸小、成本低和效率高而具有极高的价值。但是，它们最大的缺点就是高开关瞬态导致高输出噪声。这个缺点使它们无法用于以线性稳压器供电为主的高性能模拟电路中。实践证明，在很多应用中，经过适当滤波的开关转换器可以代替线性稳压器从而产生低噪声电源。哪怕在要求极低噪声电源的苛刻应用中，上游电源树的某个地方也有可能存在开关电路。因此，有必要设计经过优化和阻尼处理的多级滤波器，来消除开关电源转换器的输出噪声。此外，了解滤波器设计如何影响开关电源转换器的补偿也很重要。

本文示例电路将采用升压转换器，但结果可以直接应用于任意DC-DC转换器。图1所示为升压转换器在恒定电流模式(CCM)下的基本波形。

<strong>作者：Brad Brannon和Allen Barlow</strong>

<strong>孔径不确定度</strong>

在进行中频采样时，孔径不确定度对于ADC来说很关键。孔径抖动和孔径不确定度是同义词，它们在文献中经常补互换使用。孔径不确定度是在编码过程中采样间的不一致性。它在三个方面会显著影响系统性能。首先，它会增加系统噪声。其次，它会增加误差矢量幅度。最后，它加剧码间干扰（ISI)。

然而，在典型的通信应用中，孔径不确定度对于系统噪声的要求来说都足够小，对相位不确定度和(ISI)的影响甚微。例如，对250MHz的中频信号进行采样。在这个速度，1ps的孔径抖动都会导致ADC的信噪比限制在只有56dB，对于4ns的周期，相位不确定度误差只有0.09度（均方根值）。这是完全可以接受的，甚至对于GSM等要求严格的规范亦是如此。这个分析的重点在于孔径不确定度对于整体噪声的影响。

<strong>作者：Brad Brannon</strong>

<strong>摘要</strong>

随着支持直接IF采样的更高分辨率数据转换器的上市，系统设计师在选择低抖动时钟电路时，需要在性能/成本之间做出权衡取舍。许多用于标定时钟抖动的传统方法都不适用于数据转换器，或者最多只能表征部分特性。如果对如何标定和设计时钟电路没有正确的了解，可能无法使这些新型数据转换器达到最佳性能。要作出明智的时钟选择决定，仅有简单的抖动指标是远远不够的。而了解时钟噪声的带宽和频谱形状很重要，以便在采样过程中进行正确的处理。如今，许多系统设计师在为数据转换器时钟标定相位噪声和抖动要求时都做得不够，结果导致系统性能下降。几皮秒的时钟抖动可以使信号路径中迅速产生数分贝损耗。有些设计师则走向另一个极端，他们仅仅因为不清楚时钟噪声对转换器及其产品的性能到底有何影响，就选择了昂贵的时钟源，付出高昂的成本。请注意，最昂贵的时钟发生器并非始终能实现最佳系统性能。本应用笔记将说明与抖动、相位噪声和转换器性能相关的多种折衷考量。只要了解了这些利弊因素，就可以针对具体应用选择最适用的时钟，从而以最低的成本获得最佳性能。本文首先解释数据转换器中采样过程的工作原理，然后结合应用实例对时钟选择过程进行说明。