PLL

锁相环(PLL)电路存在于各种高频应用中，从简单的时钟净化电路到用于高性能无线电通信链路的本振(LO)，以及矢量网络分析仪(VNA)中的超快开关频率合成器。

今天斑竹带来干货好文，参考上述各种应用来介绍PLL电路的一些构建模块，以指导器件选择和每种不同应用内部的权衡考虑，这对新手和PLL专家均有帮助。并且在文中参考了ADI公司的ADF4xxx和HMCxxx系列PLL和压控振荡器(VCO)，并使用ADIsimPLL（ADI公司内部PLL电路仿真器）来演示不同电路性能参数。

基本配置：时钟净化电路

锁相环的最基本配置是将参考信号(FREF)的相位与可调反馈信号(RFIN)F0的相位进行比较，如图1所示。图2中有一个在频域中工作的负反馈控制环路。当比较结果处于稳态，即输出频率和相位与误差检测器的输入频率和相位匹配时，我们说PLL被锁定。就本文而言，我们仅考虑ADI公司ADF4xxx系列PLL所实现的经典数字PLL架构。

锁相环(PLL)电路存在于各种高频应用中，从简单的时钟净化电路到用于高性能无线电通信链路的本振(LO)，以及矢量网络分析仪(VNA)中的超快开关频率合成器。
今天，我们就参考上述各种应用来介绍PLL电路的一些构建模块，以指导器件选择和每种不同应用内部的权衡考虑，这对新手和PLL专家均有帮助。

ps. 本文参考 ADI 的 ADF4xxx 和 HMCxxx 系列PLL和压控振荡器 (VCO)，并使用 ADIsimPLL（ADI 内部PLL电路仿真器）来演示不同电路性能参数。

基本配置：时钟净化电路

锁相环的最基本配置是将参考信号(FREF)的相位与可调反馈信号(RFIN)F0的相位进行比较，如图1所示。

<center>图1. PLL基本配置</center>

ADI公司RF集团应用工程师Ian Collins解释了如何使用集成电路芯片设计PLL和VCO。

集成锁相环和压控振荡器（VCO）集成电路（IC）现在已经很普遍，并且已经被采用在许多无线标准中，与独立的VCO相比，它提供更宽的频率范围，灵活性和功能。

本文概述了集成PLL和VCO器件在无线应用中所面临的一些技术挑战，以及如何解决这些挑战。

在过去的十年中，集成电路PLL的发展取得了巨大进步。这些进步通常简化了本地振荡器（LO）和时钟电路的设计，减少了元件数量，扩大了频率范围并提高了灵活性。

集成PLL和集成VCO器件的某些特性给RF工程师带来了新的挑战。参考ADI公司的ADF4350部分，我们将对这些内容进行更详细的介绍。

多频段VCO

独立VCO往往具有100 MHz或更低的有限频率范围。相比之下，ADF4350的工作频率范围为137.5 - 4400 MHz，采用2.2至4.4 GHz的多频段VCO，并配有输出分频器以实现更低的频率。

作者：Ben Zhang

简介

ADRF6820是一款高度集成的解调器和频率合成器，非常适合用于高级通信系统。它内置一个宽带I/Q解调器、一个小数N/整数N分频锁相环 (PLL) 以及一个低相位噪声多核压控振荡器 (VCO)。该多核VCO覆盖2800MHz至5700MHz的基频范围。本振 (LO) 输出范围为356.25 MHz至2850 MHz，可使用分频器（2分频、4分频和8分频）。

每个VCO内核包含多个重叠子频段，以覆盖数百MHz的频率范围。将寄存器0x44中的位0和寄存器0x45中的位7均设为0，PLL可自动执行VCO频段校准并支持选择最佳VCO。

PLL锁定过程包括两个步骤：

1. 通过内部环路自动选择频段（粗调）。在寄存器配置期间，PLL首先根据内部环路进行切换和配置。随后由一个算法驱动PLL找到正确的VCO频段。

2. 通过外部环路细调。PLL切换到外部环路。鉴相器和电荷泵配合外部环路滤波器工作，形成一个闭环，确保PLL锁定到所需频率。校准大约需要94,208个鉴频鉴相器 (PFD) 周期；对于一个30.72 MHz fPFD，这相当于3.07 ms。

什么是PLL（锁相环）？

► 锁相环
► 经典负反馈控制环路
► 工作在频域
► 它产生的输出频率（或相位）精确跟踪所施加的频率（或相位）调制信号
► 在上变频或下变频系统中，此信号可用作混频器的LO（本振）

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